NAT Hans Journal of Nanotechnology 2161-086X Scientific Research Publishing 10.12677/nat.2024.1412002 NAT-86736 nat2024142_11290221.pdf 化学与材料 基于全自旋逻辑器件的三输入奇偶校验器设计及其时钟控制方法 Design of a Three-Input Parity Checker Based on an All-Spin Logic Device and Its Clock Control Methodology 李 佳起 1 2 null 大连东软信息学院智能与电子工程学院，辽宁 大连 16 05 2024 14 02 13 22 © Copyright 2014 by authors and Scientific Research Publishing Inc. 2014 This work is licensed under the Creative Commons Attribution International License (CC BY). http://creativecommons.org/licenses/by/4.0/

目前已有的奇偶校验器一般是基于CMOS器件技术来构造的，具有功耗高、版图面积大等问题。而自旋电子器件是利用电子自旋来表征信息，具有超低功耗、抗辐射、非易失性等优点，适用于构建逻辑电路。鉴于此，本文根据全自旋逻辑器件构建了三输入奇偶校验器，并提出了一种时钟控制方法。与传统的CMOS器件技术构造的奇偶校验器相比，基于全自旋逻辑器件得三输入奇偶校验器在信息处理、传输和存储等过程都使用电子自旋，无需附加额外的硬件结构来进行自旋信息和电荷信息间的不断转换，有着结构简单、功耗更低等优点，将是后CMOS时代的一个重要候选者。 The existing parity checkers are generally constructed based on CMOS device technology, which has problems such as high power consumption and large layout area. Spintronic devices, on the other hand, use electron spins to characterize information, and have the advantages of ultra-low power consumption, radiation resistance, non-volatility, etc., which are suitable for constructing logic circuits. In view of this, this paper constructs a three-input parity checker based on the full spin logic device and proposes a clock control method. Compared with the parity checker constructed by the traditional CMOS device technology, the three-input parity checker based on the full spin logic device uses the electron spins in the process of information processing, transmission, and storage, and does not need to attach additional hardware structures to carry out the continuous conversion between the spin information and charge information, which has the advantages of simple structure, power consumption, and low power consumption. With the advantages of simple structure and lower power consumption, it will be an important candidate in the post-CMOS era.

 全自旋逻辑，时钟控制，奇偶校验器, All Spin Logic Clock Control Parity Checker 摘要

目前已有的奇偶校验器一般是基于CMOS器件技术来构造的，具有功耗高、版图面积大等问题。而自旋电子器件是利用电子自旋来表征信息，具有超低功耗、抗辐射、非易失性等优点，适用于构建逻辑电路。鉴于此，本文根据全自旋逻辑器件构建了三输入奇偶校验器，并提出了一种时钟控制方法。与传统的CMOS器件技术构造的奇偶校验器相比，基于全自旋逻辑器件得三输入奇偶校验器在信息处理、传输和存储等过程都使用电子自旋，无需附加额外的硬件结构来进行自旋信息和电荷信息间的不断转换，有着结构简单、功耗更低等优点，将是后CMOS时代的一个重要候选者。

 关键词

全自旋逻辑，时钟控制，奇偶校验器

 Design of a Three-Input Parity Checker Based on an All-Spin Logic Device and Its Clock Control Methodology<sup> </sup>

Jiaqi Li

School of Intelligence and Electronic Engineering, Dalian Neusoft University of Information, Dalian Liaoning

Received: Feb. 29th, 2024; accepted: May 8th, 2024; published: May 16th, 2024

 ABSTRACT

The existing parity checkers are generally constructed based on CMOS device technology, which has problems such as high power consumption and large layout area. Spintronic devices, on the other hand, use electron spins to characterize information, and have the advantages of ultra-low power consumption, radiation resistance, non-volatility, etc., which are suitable for constructing logic circuits. In view of this, this paper constructs a three-input parity checker based on the full spin logic device and proposes a clock control method. Compared with the parity checker constructed by the traditional CMOS device technology, the three-input parity checker based on the full spin logic device uses the electron spins in the process of information processing, transmission, and storage, and does not need to attach additional hardware structures to carry out the continuous conversion between the spin information and charge information, which has the advantages of simple structure, power consumption, and low power consumption. With the advantages of simple structure and lower power consumption, it will be an important candidate in the post-CMOS era.

Keywords:All Spin Logic, Clock Control, Parity Checker

Copyright © 2024 by author(s) and beplay安卓登录

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 1. 引言

电子具备电荷和自旋这两大固有属性，但传统的CMOS器件技术还是主要依赖于电子电荷来描述和处理相关信息。受到电子引发的隧道效应、功率损耗和传输延迟等多重因素的影响，这些技术正逐步接近其在物理方面的极限状态。在最近几年中，人们逐渐开始研究如何通过调整电子的运动状态来对信号或能量进行有效调控。与传统的CMOS器件技术相比，自旋电子器件主要利用电子自旋来表示信息，且具有几个显著的优点：首先，它们利用电子隧穿来产生自旋电流，而不是通过抑制电子隧穿来产生自旋电流。当CMOS器件的特性尺寸进一步缩小时，自旋电子器件将不再需要面对物理尺寸极限的挑战；第二，自旋电子器件通常具有零静态功耗和极低动态功耗的优点，这使得功耗问题得到了有效的缓解；第三点是，自旋电子器件能够与电路直接连接，这解决了在设计过程中需要考虑的电路设计、制造工艺以及封装流程等多个复杂问题；第四点是，自旋电子器件通常利用纳磁体的磁矩来存储数据，通过输入接口电路传输信息，这种非易失性有助于采纳CMOS器件难以应用的内部存储逻辑结构，从而规避了全局互连的问题，并进一步解决了全局互连延迟的难题。如前所述，这些优点预示自旋电子器件有潜力成为未来电子设备的核心选择 [ 1 ] [ 2 ] [ 3 ] 。

在自旋电子学的研究中，如何达到高效且低能耗的操作方式一直是众多研究者关注的焦点。自旋电子器件以其低功耗、高集成度和低成本的优势得到越来越多研究者的关注与青睐，并取得一系列重要研究进展。迄今为止，已经提出了大量具有创新性的自旋电子器件，这些器件包括纳磁逻辑 [ 4 ] 、自旋场效应晶体管 [ 5 ] 、自旋波器件 [ 6 ] 、磁畴壁逻辑器件 [ 7 ] 以及全自旋逻辑器件(All Spin Logic Device ASLD) [ 8 ] 等。这些新型自旋电子器件具有低功耗、高效率、低成本和易于集成等优点，为自旋电子学技术带来新的挑战与机遇。在这其中，以磁性半导体材料为基础的自旋电子学成为了研究焦点，其进展主要聚焦于如何成功实施自旋电子开关和如何搭建高效的自旋电子学器件。

需要特别强调的是，ASLD由于其在自旋信息和电荷信息转换过程中无需额外的硬件设置，因此具有结构简洁、能量消耗极低以及非易失性等优点，这一点吸引了众多学者的研究兴趣。因此，基于全自旋逻辑器件构建更为完善的电路逻辑网络成为全自旋逻辑电路发展的方向之一。目前，基于全自旋逻辑器件的电路结构设计研究还相对较少，已知的电路结构主要包括反相器、择多逻辑门、全加器、RS触发器、D触发器、数值比较器、译码器、编码器等 [ 8 ] - [ 14 ] ，但作为数字逻辑电路中的一个重要组成部分——奇偶校验器还未见报道。因此，本文设计了一种基于全自旋逻辑器件的三输入奇偶校验器，这对于基于ASLD器件构建更完整的逻辑电路具有重要的意义。

 2. 基于ASLD的三输入奇偶校验器设计 2.1. 电路原理

全自旋逻辑(All Spin Logic, ASL)电路与传统的CMOS电路不同，基本逻辑门不再是与非门，而是反相器和择少/择多逻辑门。对于择少逻辑门来说，当输入中0占多数时，输出为1，当1占多数时，输出为0；而对于择多逻辑门，结果正好相反。因此，为了避免输入中0和1占比恰好相等进而导致输出错误的情况，择少/择多逻辑门的输入个数通常是奇数个。一般来说，可以实现3输入、5输入、7输入等择少/择多逻辑门，可用M3( )、M5( M ¯ 5 )、M7( M ¯ 7 )来表示，这里通过统一使用五输入择少逻辑门与七输入择少逻辑门，可对三输入奇偶校验器进行更好的时钟控制。

对于五输入择少逻辑门，其逻辑表达式为：

M ¯ 5 ( A , B , C , D , E ) = A B C + A B D + A B E + A C D + A C E + A D E + B C D + B C E + B D E + C D E ¯ (1)

其中五输入择少逻辑门的两个输入端D和E置1时，可实现三输入或非操作，其逻辑表达式为：

M ¯ 5 ( A , B , C , 1 , 1 ) = A + B + C ¯ = A ¯ B ¯ C ¯ (2)

同样地，对于七输入择少逻辑门，若将其三个输入端E，F与G置1时，可实现四输入或非操作，其逻辑表达式为：

M ¯ 7 ( A , B , C , D , 1 , 1 , 1 ) = A + B + C + D ¯ = A ¯ B ¯ C ¯ D ¯ (3)

图1为基于全自旋逻辑器件的三输入奇偶校验器平面示意图，其中Gate1到Gate4是五输入择少逻辑门，Gate5是七输入择少逻辑门，Gate6是反相器。另外，箭头表示磁体的磁矩方向，其中双向箭头表示磁矩方向待定，单向箭头表示磁矩方向确定，用指向−x轴方向表示逻辑0，指向+x轴方向表示逻辑1，根据图1所示平面电路图可更直观了解三输入奇偶校验器的公式推理及输出过程。

利用五输入择少逻辑门，七输入择少逻辑门和反相器，可以得到三输入奇偶校验器的两个输出端的逻辑表达式为：

Y = M 7 ( M 5 ( A , B , C , 1 , 1 ) , M 5 ( A , B ¯ , C ¯ , 1 , 1 ) , M 5 ( A ¯ , B , C ¯ , 1 , 1 ) , M 5 ( A ¯ , B ¯ , C , 1 , 1 ) , 1 , 1 , 1 ) = A ¯ B ¯ C ¯ + A ¯ B C + A B ¯ C + A B C ¯ ¯ = A B C + A B ¯ C ¯ + A ¯ B C ¯ + A ¯ B ¯ C (4)

Z = Y ¯ = M 7 ( M 5 ( A , B , C , 1 , 1 ) , M 5 ( A , B ¯ , C ¯ , 1 , 1 ) , M 5 ( A ¯ , B , C ¯ , 1 , 1 ) , M 5 ( A ¯ , B ¯ , C , 1 , 1 ) , 1 , 1 , 1 ) ¯ = A ¯ B ¯ C ¯ + A ¯ B C + A B ¯ C + A B C ¯ ¯ ¯ = A ¯ B ¯ C ¯ + A ¯ B C + A B ¯ C + A B C ¯ (5)

另外，由式(4)、(5)可得其真值表如表1所示。

由表1可看出，在A，B，C中1的个数为奇数时，输出Y为1；在A，B，C中1的个数为偶数时，输出Z为1。

Three-input parity checker truth tabl
A B C Y Z
0 0 0 0 1
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 0

表1. 三输入奇偶校验器真值表

图1. 基于全自旋逻辑器件的三输入奇偶校验器平面示意图

 2.2. 电路实现及工作原理

在ASL电路设计中，信息的表示并不是基于电压的高低，而是通过磁体的磁矩方向来进行的。因此，在驱动电路运行的过程中，除了需要输入电压信号外，还必须为磁体设定一个初始的磁矩方向。我们采用输入接口电路为电路供应输入信号，并在下面对其各自的功能做了详细描述。

输入接口电路如图2所示，其中磁隧道结(Magnetic Tunnel Junction, MTJ)的固定层磁矩保持不变，而MTJ的自由层作为ASL器件的输入端，通过在改变加在MTJ上电压VMTJ的极性可改变自由层的磁矩方向，进而实现对ASL器件输入逻辑0或逻辑1。

为了确保输入接口电路的正常运行，需要让MTJ上的电压VMTJ与ASL上的电压VASL各自独立工作。首先，在MTJ的两侧施加电压VMTJ，此时的VASL等于0 V。在VMTJ电压为正电压的情况下，自由层的磁矩与固定层是相反的；但在VMTJ电压为负电压的情况下，自由层的磁矩与固定层保持一致。在完成自由层磁矩的写入后，将VMTJ设置为0 V。此时，在自由层和输出端的磁体上都会添加电压源VASL。当电压源VASL为正电压时，输出端的磁矩与自由层是相反的；而当电压源VASL为负电压时，输出端的磁矩与自由层保持一致，从而实现了从自由层到输出端的信号传输。

图2. 带输入接口的ASL器件

五输入择少逻辑门是实现逻辑运算的核心器件，其平面示意图如图3所示。

图3. 五输入择少逻辑门平面示意图

图3中，In1~In5分别表示5个输入端，Out1表示输出端。白色箭头表示磁矩方向，其中双向箭头表示磁矩方向待定，单向箭头表示磁矩方向固定。要注意的是，输入端In1、In2和In3分别通过输入接口与C、B和A相连，其磁矩方向由加在MTJ上的电流方向和MTJ固定层磁矩方向共同决定。而输入端In4和In5的磁矩方向指向+x轴方向，表示输入逻辑1。通过在磁体上加上正的工作电压，上述结构可实现式(2)所示五输入择少逻辑功能。

七输入择少逻辑门的平面示意图如图4所示。

图4. 七输入择少逻辑门平面示意图

在图4里，In1至In7代表6个输入端，而Out2则代表输出端。输入端的In5、In6和In7的磁矩方向是+x轴方向，这代表了输入逻辑1。通过在磁体上施加正向的工作电压，可以实现上述结构所示的七输入择少逻辑功能。

图5展示了一个基于ASL器件的三输入奇偶校验器的三维结构图。磁体层一般是由具有水平方向异质性的铁磁材料构成的，例如镍、钴以及坡莫合金 [ 15 ] 。沟道层通常由具有较长自旋扩散长度的金属或半导体组成，例如铜、铝、银、硅和石墨烯 [ 16 ] [ 17 ] [ 18 ] [ 19 ] 。通常，接地层是由电阻率相对较低的金属元素，例如铜和银，组成的。为了保证信号在传输过程中不会出现倒易性，隔离层被精心设计成了一层绝缘材料 [ 9 ] 。

从图6展示的逻辑电路图中，我们可以观察到，为了实现三输入奇偶校验器，不仅需要原始变量，还需要反变量。通常的方法是利用反相器来处理原始变量。在本文中，我们通过比较输入接口中MTJ固定层的磁矩方向来实现原始变量和反变量的输入，从而避免了使用额外的反相器，极大地简化了电路的结构。具体的操作方式是，如果输入信号呈现为原始变量，那么输入接口的固定层的磁矩会指向-x轴；而如果输入信号呈现为反变量，那么输入接口的固定层磁矩则会指向+x轴。

从整体和平面的电路图中，我们可以观察到三输入奇偶校验器是由4个五输入择少逻辑门、1个七输入择少逻辑门以及1个反相器组成的。在Gate1中，A、B、C都是以原始变量的方式呈现，因此连接在A、B、C端的MTJ固定层的磁矩都是朝向−x轴的方向。对于Gate2，A是以原始变量的方式呈现，而B、C则是以反变量的方式呈现。因此，与A端连接的MTJ固定层的磁矩是朝向−x轴的方向，而与B和C端连接的MTJ固定层的磁矩则是朝向+x轴的方向。在Gate3中，B是以原始变量的方式呈现，而A和C则是以反变量的方式呈现。因此，与B端连接的MTJ固定层的磁矩是朝向−x轴的方向，而与A和C端连接的MTJ固定层的磁矩则是朝向+x轴的方向。在Gate4中，C以原始变量的方式呈现，而A和B则以反变量的方式呈现。因此，与C端连接的MTJ固定层的磁矩是朝向−x轴的方向，而与A和B端连接的MTJ固定层的磁矩则是朝向+x轴的方向。另外，在Gate1至Gate4的输入端，In4和In5均为输入1，这意味着磁体的磁矩都是固定在+x轴的方向上。

此外，从Gate1到Gate4的输出端分别作为Gate5的四个输入端In1~In4，而其他三个输入端In5、In6和In7都是输入1，因此它们的磁体磁矩都是固定指向+x轴方向的。

从公式中我们可以得知，偶校验位Z实际上是奇校验位Y的逆变量，我们可以使用反相器Gate6来从Y中反推出Z。

图5. 基于全自旋逻辑器件的三输入奇偶校验器整体布局图

图6. 三输入奇偶校验器电路原理图

 3. 基于ASLD的三输入奇偶校验器的时钟控制流程

MTJ自由层磁矩的转换时间以及ASL器件信号传输延迟时间一般为纳秒级。MTJ的工作电压一般小于1 V，而ASL的工作电压一般为毫伏级。因此，为说明问题的方便，后面我们假设每种信号的持续时间为2 ns，加在MTJ上的电压幅度为0.1 V，加在ASL器件上的电压幅度为10 mV。

要让奇偶校验器能正常工作，还需要给电路加上适当的控制信号，其输入信号和工作电压先后顺序如图7所示。控制方案具体如下：

在0~2 ns期间，在A、B、C端根据输入信号加载电压，如果输入逻辑0，则其电压为−0.1 V，如果输入逻辑1，则电压为0.1 V。(有必要说明的是，在0~2 ns期间，A、B、C端上电压的高低共有8种组合情况，代表着奇偶校验器3个输入端的8种输入情况，本图用虚线表示输入可能是−0.1 V和0.1 V两种不同的情况)。同时，加在ASL上的工作电压VCLK1到VCLK4都为零，择少逻辑门和反相器都不工作。

在2~4 ns期间，已完成了信号的输入，让A、B、C端上的电压为0 V，使得MTJ自由层磁矩方向保持不变。而时钟信号VCLK1、VCLK2的电压变为10 mV，此时Gate1~ Gate4开始工作，实现五输入择少逻辑功能，而时钟信号VCLK3到VCLK4为零，Gate5和Gate6不工作。

在4~6 ns期间，A、B、C端上的电压依然保持为0 V，而时钟信号VCLK2和VCLK3的电压设置为10 mV，时钟信号VCLK1、VCLK4为零，此时Gate1~ Gate4和Gate6不工作，Gate5开始工作，实现了奇校验的输出。

在6~8 ns期间，A、B、C端上的电压依然保持为0 V，时钟信号VCLK1和VCLK2为零，此时Gate1~ Gate5不工作，而时钟信号VCLK3和VCLK4的电压设置为10 mV，此时Gate6开始工作，实现了偶校验的输出。

图7. 输入信号和工作电压波形图

 4. 总结

本文首先基于全自旋逻辑器件构建了三输入奇偶校验器，与传统的CMOS器件技术构造的奇偶校验器相比，基于ASLD的三输入奇偶校验器采用了磁隧道结来为电路提供输入信号，通过利用磁隧道结固定层磁矩指向的不同来实现原变量和反变量的输入，避免了额外使用反相器，同时利用了五输入择少逻辑门，七输入择少逻辑门和反相器，极大地减小的电路的结构。其次，说明了利用五输入择少逻辑门，七输入择少逻辑门和反相器构造的三输入奇偶校验器的电路原理，并介绍了ASL器件的工作原理与五输入择少逻辑门，七输入择少逻辑门的工作过程。最后，提出了一种时钟控制方法，在每个时钟周期为2 ns时，利用四个时钟周期和电压控制，实现了三输入奇偶校验器的奇偶校验输出。利用ASLD的超高集成度、超低功耗、抗辐射和非易失等优点，有望在未来设计更大规模，更复杂的全自旋逻辑电路。

 文章引用

李佳起. 基于全自旋逻辑器件的三输入奇偶校验器设计及其时钟控制方法Design of a Three-Input Parity Checker Based on an All-Spin Logic Device and Its Clock Control Methodology[J]. 纳米技术, 2024, 14(02): 13-22. https://doi.org/10.12677/nat.2024.1412002

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